CentOS kommt bald auf RISC-V – Infos vom CentOS Connect 2026 Bei der letzten Ausgabe von FOSDEM 2026 in Brüssel fand das CentOS Connect 2026 statt, bei dem die Entwicklergemeinschaft die kommende Unterstützung von RISC‑V für CentOS ankündigte. The Register – Headlines 05.02.2026 11:31
SiFive setzt auf Nvidias NVLink Fusion – RISC‑V‑Champion im Interconnect‑Wettbewerb SiFive, bekannt als führender Entwickler von RISC‑V‑Prozessoren, hat jüngst seine Unterstützung für Nvidias proprietäre NVLink Fusion Interconnect‑Technologie erklärt. Diese Entscheidung folgt auf die wachsende Zahl von Halbleiterfirmen, die sich ebenfalls für NVLink entscheiden, und stellt die Zukunft von UALink, einer alternativen Interconnect‑Plattform, in Frage. The Register – Headlines 15.01.2026 23:20
Indien präsentiert heimischen Dual-Core RISC‑V-Prozessor DHRUV64 Am Montag hat das indische Zentrum für die Entwicklung fortschrittlicher Computer (CDAC) den DHRUV64 vorgestellt, einen zweikernigen 1‑GHz RISC‑V-Prozessor, der als das bislang fortschrittlichste Produkt des Instituts gilt. The Register – Headlines 17.12.2025 00:29
Ford verstärkt Xen Project: Hypervisor für die Automobilindustrie Die neueste Version 4.21 des Xen-Projekts bringt bedeutende Fortschritte für Rechenzentren, ARM- und RISC‑V-Plattformen. Mit dieser Veröffentlichung liefert das Projekt einen umfassenden Hypervisor und verbundene Werkzeuge, die die Grundlage für die nächste Generation von Virtualisierungslösungen bilden. The Register – Headlines 19.11.2025 17:01
FiCABU: Kontext‑angepasstes Unlearning für Edge‑AI – effizient und praktisch Die wachsende Nachfrage nach Machine‑Unlearning, ausgelöst durch Datenschutzgesetze und das „Recht auf Vergessen“, trifft besonders auf Edge‑AI-Geräte, die mit begrenzten Rechen- und Energiekapazitäten arbeiten. Traditionelle, serverzentrierte oder retraining‑intensive Ansätze sind hier schlicht unpraktisch. arXiv – cs.LG 11.11.2025 05:00
SiFive plant, mehr RISC‑V‑Kerne in KI‑Chips zu integrieren SiFive, ein führender Entwickler von RISC‑V‑Architekturen, hat angekündigt, seine KI‑Chips mit einer höheren Anzahl an RISC‑V‑Kernen auszustatten. Ziel ist es, die Abhängigkeit von proprietären GPU‑Anbietern wie Nvidia zu verringern und gleichzeitig die Flexibilität und Skalierbarkeit von KI‑Workloads zu erhöhen. The Register – Headlines 08.09.2025 23:46
IREE erweitert RISC‑V‑Support: Schnellere GenAI‑Workloads dank neuer Microkernels Das neueste Update von IREE, dem MLIR‑basierten Compiler und Laufzeit für maschinelles Lernen, bringt erstmals vollständigen RISC‑V‑Microkernel‑Support. Durch die gezielte Umwandlung von MLIR‑Linalg‑Kernkontraktionsoperationen in die linalg.mmt4d‑Operation für die RISC‑V64‑Architektur wird die Pass‑Pipeline von IREE erweitert. Anschließend wurden speziell optimierte Microkernels für RISC‑V entwickelt, die die Ausführungsgeschwindigkeit signifikant erhöhen. arXiv – cs.AI 22.08.2025 05:00
