DR-CircuitGNN beschleunigt Training heterogener GNNs für IC-Designs auf GPUs

Die zunehmende Größe und Komplexität von integrierten Schaltkreisen stellt die elektronische Designautomatisierung (EDA) vor immer größere Herausforderungen. Graph Neural Networks (GNNs) haben sich als vielversprechende Methode etabliert, um Schaltkreise als Graphen zu modellieren und damit die Analyse zu unterstützen. Doch klassische GNNs können die volle Komplexität von EDA-Designs nicht vollständig erfassen.

Heterogene Graph Neural Networks (HGNNs) erweitern das Modell, indem sie sowohl topologische Beziehungen als auch geometrische Merkmale berücksichtigen. Diese verbesserte Repräsentation geht jedoch mit einer deutlich höheren Rechenkomplexität einher, weil die Nachrichtenübertragung in HGNNs sequentiell und modulweise erfolgt. Das führt zu einem erheblichen Performance‑Engpass.

In der vorliegenden Arbeit wird DR‑CircuitGNN vorgestellt, ein schneller GPU‑Kernel, der die Zeilen‑weise, sparsity‑bewusste Dynamic‑ReLU‑Funktion nutzt und die SpMM‑Kernels während des heterogenen Message‑Passing optimiert. Zusätzlich wird eine Parallel‑Optimierungsstrategie entwickelt, die die CPU‑GPU‑Konkurrenz maximiert: unabhängige Teilgraphen werden gleichzeitig mit mehrkerniger CPU‑Initialisierung und mehreren cudaStreams auf der GPU verarbeitet.

Die Experimente auf drei repräsentativen CircuitNet‑Designs – klein, mittel und groß – zeigen, dass DR‑CircuitGNN im Vergleich zum aktuellen Stand der Technik bis zu 3,51‑fachen Speed‑up bei der Vorwärtspropagation und 4,09‑fachen Speed‑up bei der Rückwärtspropagation erzielt. Auf dem vollwertigen CircuitNet‑Datensatz und bei Stichproben aus Mini‑Circuit‑Graphen demonstriert die Methode ihre Skalierbarkeit und Effizienz.

Diese Fortschritte ermöglichen ein deutlich schnelleres Training von HGNNs für EDA‑Anwendungen, was die Entwicklung und Optimierung von Schaltkreisen beschleunigt und die Wettbewerbsfähigkeit von EDA‑Tools stärkt.