DAPO: KI-gestützte Pass-Reihenfolge steigert FPGA-HLS um 2,36×

In der Welt der FPGA-basierten Domänen-spezifischen Beschleuniger hat sich High‑Level Synthesis (HLS) als unverzichtbares Werkzeug etabliert. Doch die meisten HLS‑Tools setzen noch immer auf starre Optimierungsstrategien, die aus der Software‑Kompilation übernommen wurden und daher nicht optimal auf die individuellen Designanforderungen abgestimmt sind.

Die neue Methode namens DAPO (Design Structure‑Aware Pass Ordering) löst dieses Problem, indem sie die Programmsemantik aus Kontroll- und Datenflussgraphen extrahiert. Anschließend nutzt sie kontrastives Lernen, um reichhaltige Embeddings zu erzeugen, und ein analytisches Modell, um Hardware‑Metriken präzise zu schätzen. Diese drei Komponenten bilden die Grundlage für einen Reinforcement‑Learning‑Agenten, der gezielt die beste Reihenfolge von Optimierungs­schritten für jedes einzelne Design ermittelt.

In umfangreichen Tests auf klassischen HLS‑Designs konnte DAPO einen durchschnittlichen Geschwindigkeitsgewinn von 2,36‑fach gegenüber dem etablierten Vitis HLS erzielen. Damit demonstriert die Technik nicht nur die Leistungsfähigkeit moderner KI‑Ansätze, sondern setzt auch einen neuen Standard für die effiziente und design‑spezifische Optimierung von FPGA‑Beschleunigern.