LLM-gestützte Unit-Test-Generierung und Debugging für Hardware-Designs

Im Hardware-Designprozess sind Unit‑Tests entscheidend, um die Funktionsfähigkeit einzelner Module vor der Systemintegration zu prüfen. Die Erstellung solcher Tests erfordert ein tiefes Verständnis der Designlogik und kreative Ansätze. Wenn ein Test einen Fehler aufzeigt, muss der Debugger den Fehler lokalisiert und behoben werden – ein oft mühsamer Prozess.

Die neue Plattform LAUDE kombiniert die semantische Analyse von Quellcode mit den Chain‑of‑Thought‑Fähigkeiten großer Sprachmodelle (LLMs). Durch gezieltes Prompt‑Engineering und die Einbindung von Ausführungsdaten verbessert LAUDE die Genauigkeit der Testgenerierung und die Nachvollziehbarkeit von Fehlerdiagnosen.

In Tests mit sowohl geschlossenen als auch offenen LLMs zeigte LAUDE beeindruckende Ergebnisse: Bei einer umfangreichen Sammlung fehlerhafter Verilog‑Codes aus dem VerilogEval‑Datensatz wurden Fehler in bis zu 100 % der kombinatorischen und 93 % der sequentiellen Designs erkannt. Gleichzeitig konnten 93 % der kombinatorischen und 84 % der sequentiellen Fehler erfolgreich behoben werden.